Erster SBC mit RISC-V Prozessor erschienen

Lange hat es gedauert, aber mit der VisionFive ist nun einer der ersten SBC mit RISC-V Prozessor und einer Linux Desktopumgebung erhältlich.

Die Firma Starfive stellte vor kurzen den VisionFive mit RISC-V  Prozessor vor.

RISC ist eine freie und offene Prozessorarchitektur und stellt eine Alternative zu den herkömmlichen x86 und ARM Prozessoren dar.

Die Specs lesen sich sehr interessant

• Prozessor: StarFive JH7100 mit 2x 1.0 GHz Risc-V SiFive U74 64 Bit Kernen
• 600Hz Tensilica VP6 Vision DSP
• 500MHz Neural Network Engine
• 800MHz NVDLA (NVIDIA Deep Learning Accelerator) einen open source AI Beschleuniger
• 8 GB LP-DDR4 RAM
• 40Pin GPIO Connector
• 2.4 GHz Wi-Fi
• Bluetooth 4.2
• 3,5 mm Audio Connector
• 4 x USB 3.0
• Fullsize HDMI Connector
• USB-C Power connector (5V 3A Netzteil empfohlen aber nicht im Kit enthalten)
• Gigabit LAN connector
• Reset und Boot Mode Schalter
• 2 x CSI connector für den Anschluss von Kameras

Ein Wermutstropfen ist leider der Preis von 179$ für das Starterkit.

Das Starterkit beinhaltet den SBC, einen Lüfter und eine 64GB SD-Karte, die mit der RISC 5 Version von Fedora bespielt ist. Jedoch leider kein Netzteil. Zu den Leistungsdaten kann ich nichts sagen, da es mir an einem Testgerät mangelt, aber Berichten zufolge soll das Board bei normalen Aufgaben wie z.B. browsen im Web oder Grafikbearbeitung zurzeit minimal langsamer als ein Raspberry Pi 4 sein.

Ich schreibe oft zurzeit, weil sich auf dieser Plattform noch vieles in Entwicklung befindet. Bei der Softwareunterstützung werden wir sicher in den nächsten Monaten und Jahren noch viele Verbesserungen sehen.

Zusammenfassend lässt sich sagen, dass RISC-V eine Instruction Set Architecture des 21. Jahrhunderts ist. Die Entwickler konnten aus den Fehlern der Vergangenheit lernen und einige grundlegende Mängel bestehender ISAs vermeiden. Dies, und die offene Architektur, machen den offenen RISC-V zu einer interessanten Alternative zu den geschlossenen IP-Cores anderer Hersteller. Der Verzicht auf verzögerte Verzweigungen oder Ladevorgänge und der Wegfall der Status-Codes führen ebenso zu einer schlanken Struktur der CPU, wie die stets gleiche Platzierung der Quell- und Zielregister im Befehlswort. Das große Register-Set erlaubt ebenso wie die Anwendung einer RISC-Architektur eine schnelle Abarbeitung der Programme. Zukunftssicherheit besteht durch die Möglichkeit von Erweiterungen des Befehlssatzes aufgrund des großen noch unbenutzten Opcode-Bereichs und der Festschreibung der Basis-Architekturen. Die sich abzeichnende große Unterstützung für RISC-V lässt vermuten, dass diese ISA trotz ihrer ursprünglich akademischen Herkunft eine breite Akzeptanz in der Industrie erfahren wird. Dazu trägt auch bei, dass Designer von RISC-V basierten Prozessoren ihre Entwicklung ohne die Zahlung von Lizenzgebühren, wie sie beispielsweise von ARM gefordert werden, durchführen können.

Webseite: https://rvspace.org/

Bezugsquelle: https://shop.allnetchina.cn/collections/starfive/products/starfive-visionfive-ai-single-board-computer

Risc-V bei Wikipedia https://de.wikipedia.org/wiki/RISC-V

Zitat: https://www.elektronikpraxis.vogel.de/wie-funktioniert-risc-v-grundlagen-der-offenen-befehlssatzarchitektur-a-726823/